雷達信號處理機并行自動(dòng)測試系統設計

首頁(yè) > 過(guò)刊瀏覽>2016年第24卷第1期 >126-127, 136

雷達信號處理機并行自動(dòng)測試系統設計
DOI:
                        
                    
CSTR:
                        [cstr]
                    
作者:
                        
                        
                    
作者單位:(中航工業(yè)西安航空計算技術(shù)研究所,西安 710065)
作者簡(jiǎn)介:張曉曦(1983-),男,內蒙古通遼人,工程師,主要從事導航、制導與控制,高速實(shí)時(shí)信號處理方向的研究。 [FQ)]
通訊作者:
中圖分類(lèi)號:
基金項目:

Design of Automatic Test System for Parallel Radar Single Processor

Author:

Affiliation:

(Xi'an Aeronautics Computing Technique search Institute,AVIC,Xi'an 710065,China)

Fund Project:

摘要

圖/表

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摘要:

為了測試和評價(jià)某型雷達信號處理機的功能與性能,提供了一種以PCI總線(xiàn)為基礎,結合虛擬儀器、數據庫和直接數字頻率合成等技術(shù)的多機并行自動(dòng)測試系統設計,實(shí)現了為雷達信號處理機提供雷達回波模擬、高穩定度ADC采集時(shí)鐘和多通道多類(lèi)型信號輸入,重點(diǎn)完成對雷達信號處理機多類(lèi)型通訊總線(xiàn)測試和關(guān)鍵性能實(shí)時(shí)檢測與分析,結合典型產(chǎn)品定量給出測試結果并分析,驗證了測試系統的有效性。

Abstract:

In order to test and evaluate the features and performance of a kind of radar single processor, this article provides a multi-parallel automatic test system design .It is on the basis of PCI bus combined with Lab Windows/CVI, Database and Direct Digital Synthesis technology. It has achieved a radar signal processor which can provide radar echo simulation, high stability ADC acquisition clock and multi-channel type pulse input. Furthermore it is focused on the completion of the multi-type radar signal processor bus test and analysis of key performance. Also it can provide quantitative test results and analysis combined with typical products. Finally,it has completed the verification of the effectiveness of the test system.

參考文獻

相似文獻

引證文獻

引用本文

張曉曦,吳翼虎,劉永強.雷達信號處理機并行自動(dòng)測試系統設計計算機測量與控制[J].,2016,24(1):126-127, 136.

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歷史

收稿日期:2015-07-13
最后修改日期:2015-09-06
錄用日期:
在線(xiàn)發(fā)布日期: 2016-07-26
出版日期:

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